Реферат на тему:
Ширина шини.Синхронні та асинхронні шини.
План.
1. Ширина шини
2. Синхронізація шин
3. Синхронні шини.
4. Асинхронні шини.
Ширина шини
Ширина шини – самий очевидний параметр при розробці. Чим більше адресних
ліній містить шина, тим до більшого обсягу пам’яті може звертатися
процессор. Якщо шина містить n адресних ліній, тоді процесор може
використовувати її для звертання до 2n різних комірок пам’яті. Для
пам’яті великого обєму необхідно багато адресних ліній. Це звучить
досить просто.
Проблема полягає в тім, що для широких шин потрібно більше проводів, ніж
для вузьких. Вони займають більше фізичного простору (наприклад, на
материнській платі), і для них потрібні розєми більшого розміру. Всі ці
фактори роблять шину дорогою. Отже, необхідний компроміс між
максимальним розміром пам’яті й вартістю системи. Система із шиною, яка
містить 64 адресні лінії та памятю в 2n байт буде коштувати дорожче,
ніж система із шиною, що містить 32 адресні лінії, і такою ж пам’яттю в
232байт.
Перша модель ІBM PC містила процесор 8088 і 20-бітну адресну шину (рис.3
а). Шина дозволяла звертатися до 1 Мбайт пам’яті.
Рис. 3. Розширення адресної шини із часом.
Коли з’явився наступний процесор (80286), Іntel вирішив збільшити
адресуний простір до 16 Мбайт, тому довелося додати ще 4 лінії , як
показано на рис. 3.б. На жаль, довелося також додати лінії управління
для нових адресних ліній. Коли з’явився процесор 80386, було додано ще 8
адресних ліній і, природно, кілька ліній управління, як показано на рис.
3, в.
У результаті вийшла шина EІSA. Однак було б краще, якби із самого
початку було 32 лінії.
Із часом збільшується не тільки число адресних ліній, але й число
інформаційних ліній. Можна збільшити пропускну здатність шини двома
способами: скоротити час циклу шини (зробити більшу кількість передач в
секунду) або збільшити ширину шини даних (тобто збільшити кількість
битов за одну передачу).
Можна підвищити швидкість роботи шини, але зробити це досить складно,
поскільки сигнали на різних лініях передаються з різною швидкістю (це
явище називається перекосом шини). Чим швидше працює шина, тим більше
перекос.
При збільшенні швидкості роботи шини виникає ще одна проблема: у цьому
випадку вона не буде сумісною з більш старими версіями. Старі плати,
разроблені для більше повільної шини, не можуть працювати з новою. Така
ситуація невигідна для власників і виробників старих плат. Тому звичайно
для збільшення продуктивності просто додаються нові лінії, як показано
на рис.3.
ІBM PC і його послідовники, наприклад, почали з 8 інформаційних ліній,
потім перейшли до 16, згодом до 32, і все це в одній і тій же шині. Щоб
обійти цю проблему, розроблювачі іноді віддають перевагу мультиплексній
шині. У цій шині немає поділу ліній на адресні та інформаційні. У ній
може бути, наприклад, 32 лінії для адрес, і 32 лінії для даних.
Спочатку ці лінії використаються для адрес. Потім вони використаються
для даних. Щоб записати інформацію в память, потрібно спочатку
передавати в память адреса, а потім дані. У випадку з окремими лініями
адреси й дані можуть передаватися разом. Об’єднання ліній скорочує
ширину й вартість шини, але система працює при цьому повільніше.
Синхронізація шин
Шини можна розділити на дві категорії залежно від їхньої синхронізації.
Синхронна шина містить лінію, що запускається кварцовим генератором.
Сигнал на цій лінії являє собою синхронізуючий сигнал із частотою
звичайно від 5 до 100 Мгц. Будь-яка дія шини займає ціле число так
званих циклів шини. Асинхронна шина не містить генератора, що задає.
Цикли шини можуть бути будь-якої необхідної довжини й необов’язково
однакові стосовно всіх пар пристроїв.
Синхронні шини
Як приклад того, як працює асинхронна шина, розглянемо тимчасову
діаграму на рис.4. У цьому прикладі ми будемо використати задаючий
генератор на 40 МГЦ, що дає цикл шини в 25 нс. Хоча може здатися, що
шина працює повільно в порівнянні із процесорами на 500 МГЦ і вище, не
багато сучасних шин працюють швидше. Наприклад, шина ІSA (вона убудована
в усі персональні комп’ютери із процесором Іntel) працює із частотою
8,33 МГЦ, і навіть популярна шина PCІ – із частотою 33 МГЦ або 66 Мгц.
Причини такої низької швидкості сучасних шин були дані вище: такі
технічні проблеми, як перекос шини та вимога сумісності.
У нашому прикладі ми припускаємо, що зчитування інформації з пам’яті
займає 40 нс з того моменту, як адреса стала постійним значнням. Як ми
незабаром побачимо, знадобиться три цикли шини, щоб зчитти одне слово.
Перший цикл починається на наростаючому фронті відрізка Т1, а третій
закінчується на наростаючому фронті відрізка Т3, як показано на рис.4.
Відзначимо, що жоден з наростаючих і задніх фронтів не намальований
вертикально, тому що жоден електричний сигнал не може змінювати своє
значення за нульовий час. У нашому прикладі ми припускаємо, що для зміни
сигналу потрібно 1 нс. Генератор та лінії ADDRESS, DATA, MREQ, RD, WAІ
показані в тім же масштабі часу.
Рис. 3.34. Тимчасова діаграма процесу зчитування на синхронної шині
Початок Т1 визначається наростаючим фронтом генератора. За частину часу
Т1 центральний процесор поміщає адресу потрібного слово на адресні
лінії.
Оскільки адреса являє собою не одне значення (на відміну від
генератора), ми не можемо показати його у вигляді однієї лінії на схемі.
Замість цього ми показали його у вигляді двох ліній з перетинаннями там,
де ця адреса міняється. Сірий колір на схемі показує, що в цей момент не
важливо, яке значення прийняв сигнал.
Використовуючи ту ж угоду, ми бачимо, що зміст ліній даних не має
значення до відрізка Т3. Після того як в адресних ліній з’являється
можливість набутити нового значення, установлюються сигнали MREQ і RD.
Перший указує, що здійснюється доступ до пам’яті, а не до пристрою
висновку, а другий – що здійснюється читання, а не запис. Оскільки
зчитування інформації з пам’яті займає 40 нс після того, як адреса стала
постійним (частина першого циклу), пам’ять не може передати необхідні
дані за період Т2. Щоб центральний процесор не очікував надходження
даних, пам’ять установлює лінію WAІ на початку відрізку Т2. Ця дія
вводить періоди очікування (додаткові цикли шини), доти поки пам’ять
не скине сигнал WAІ. У нашому прикладі один період очікування (Т2),
оскільки пам’ять працює занадто повільно.
На початку Тз, коли є впевненість у тім, що пам’ять одержить дані
протягом поточного циклу, сигнал WAІ скидається. Під час першої
половини Т3 пам’ять поміщає дані на інформаційні лінії. На задньому
фронті Т3 центральний процесор стробирует (тобто считує) інформаційні
лінії, зберігаючи їхні значення у внутрішньому регістрі.
Зчитавши дані, центральний процесор скидає сигнали MREQ і З. У випадку
необхідності на наступному наростаючому фронті може початися ще один
цикл пам’яті.
Далі проясняється значення восьми символів на тимчасовій діаграмі
(див.рис. 4 і табл. 2). ТLR наприклад, – це часовий інтервал між
нарастаючим фронтом Т1 і установкою адресних ліній
Таблиця 4. Деякі тимчасові характеристики процесу зчитування на
синхронній шині
Умови синхронізації також вимагають, щоб дані надходили на информаційні
лінії принаймні за 5 нс (TDS) до заднього фронту Тз, щоб дати
даним час установитися до того, як процесор стробирует їх.
Сполучення обмежень на TAD та TDS означає, що в найгіршому разі в
розпорядженні пам’яті буде тільки 62,5-11-5-46,5 нс з моменту появи
адреси й до моменту, коли потрібно видавати дані. Оскільки досить 40 нс,
пам’ять навіть у самому гіршому випадку може завжди відповісти за період
Т3.
Якщо пам’яті для зчитування необхдно 50 нс, то необхідно ввести другий
період очікування, і тоді пам’ять відповість протягом Тз.
Вимоги синхронізації гарантують, що адреса буде встановлений по крайній
мірі за 6 нс до того, як з’явиться сигнал MREQ. Цей час може бути
важливим в тому випадку, якщо MREQ запускает вибір елемента пам’яті,
оскільки деякі типи пам’яті вимагають деякого часу на установку адреси
до вибору элемента пам’яті.
Зрозуміло, що розроблювачеві системи не слід вибирати мікросхему памяти,
на установку якої потрібно 10 нс.
Обмеження на ТМ і TRL означають, що MREQ і RD будуть установлені в межах
8 нс від заднього фронту T, в найгіршому разі в мікросхеми пам’яті після
установки MREQ залишиться всього 25+25-8-5-37 нс на передачу даних по
шині. Це обмеження є додатковим стосовно інтервалу в 40 нс й не
залежить від нього.
Тм і Ткн визначають, скільки часу потрібно на скасування сигналів MREQ і
RD після того, як дані стробировані. Нарешті, Тм визначає, скільки часу
пам’ять повинна тримати дані на шині після зняття сигналу RTD. У нашому
прикладі при даному процесорі пам’ять може видалити дані із шини, як
тільки скидається сигнал RTD; при інших процесорах, однак, дані можуть
бути збережені ще якийсь час.
Необхідно підкреслити, що наш приклад являє собою сильно спрощену версію
реальних тимчасових обмежень. У дійсності повинне визначатися набагато
більше таких обмежень. Цей приклад наглядно демонструє, як працює
синхронна шина.
Відзначимо, що сигнали управління можуть задаватися або за допомогою
низької або високої напруги.
Асинхронні шини
Хоча досить зручно використати синхронні шини завдяки дискретним
тимчасовим інтервалам, тут все-таки є деякі проблеми. Наприклад, якщо
процесор і пам’ять здатні закінчити передачу за 3,1 цикли, вони змушені
продовжити її до 4,0 циклів, оскільки неповні цикли заборонені.
Ще гірше те, що якщо один раз був обраний певний цикл шини та у
відовідності з ним були розроблені пам’ять і карти вводу-виводу, то в
майбутньому складно робити технологічні вдосконалення. Наприклад,
припустимо, що через кілька років після випуску системи, зображеної на
рис. 4, з’явилася нова пам’ять із часом доступу нс 40, а 20 нс. Це
позбавило б нас від періоду очікування й збільшило швидкість роботи
машини.
Якщо синхронна шина з’єднує ряд пристроїв, одні йз яких працюють швидко,
а інші повільно, шина підбудовується під самий повільний пристрій,
а більше швидкі не можуть використати свій повний потенціал.
Із цієї причини були розроблені асинхронні шини, тобто шини без
задаючого генератора, як показано на рис.5. Тут нічого не привязывается
до генератору. Задаючий пристрій, установлює адреса, MREQ, RD і
будь-який інший необхідний сигнал, він видає спеціальний сигнал, що ми
будемо називати MSYN (Master SYNchronіzatіon). Коли підлеглий пристрій
одержує цей сигнал, воно починає виконувати свою роботу настільки
швидко, наскільки це можливо. Коли робота закінчена, пристрій видає
сигнал SSYN (Slave SYNchronіzatіon).
Рис. 5. Робота асинхронної шини.
Сигнал SSYN означає для пристрою, що задає, що дані доступні. Він
фіксує їх, а потім відключає адресні лінії разом з MREQ, і MSYN.
Скасування сигналу MSYN означають для підлеглого пристрою, що цикл
закінчений, тому пристрій скасовує сигнал SSYN, і все вертається до
початкового стану, коли всі сигнали скасовані.
Стрілки на тимчасових діаграмах асинхронних шин (а іноді й синхроних
шин) показують причину й наслідок якої-небудь дії (рис. 5). Установка
сигналу MSYN приводить до запуску інформаційних ліній, а також до
установки сигналу SSYN. Установка сигналу SSYN, у свою чергу, викликає
відключення адресних ліній, MRKQ, RT5 і MSYN. Нарешті, відключення MSYN
викликає відключення SSYN, і на цьому процес зчитування закінчується.
Набір таких взаємообумовлених сигналів називається повним квитируванням.
Тут, по суті, спостерігається 4 події:
1. Установка сигналу MSYN.
2. Установка сигналу SSYN у відповідь на сигнал MSYN.
3. Скасування сигналу MSYN у відповідь на сигнал SSYN.
4. Скасування сигналу SSYN у відповідь на скасування сигналу MSYN.
Варто усвідомити, що взаємозумовленість сигналів не залежить від
синхронізації. Кожна подія викликається попередньою подією, а не
імпульсами генератора. Якщо якась пара двох пристроїв працює повільно,
це ніяк не вплине на наступну пару пристроїв, що працюють набагато
швидше.
Переваги асинхронної шини очевидні, але в дійсності бльшість шин є
синхронними. Справа в тому, що синхронну систему побудувати простіше,
ніж асинхронну. Центральний процесор просто видає сигнали, а пам’ять
просто реагує на них. Тут немає ніякого причинно-наслідкового зв’язку,
але якщо компоненти обрані вдало, усе буде працювати й без квитировання.
Нашли опечатку? Выделите и нажмите CTRL+Enter
